Posts Issued in November, 2023

Pongの作成 (8)

posted by sakurai on November 30, 2023 #706

設計段階でVRの操作範囲(開始点、可変範囲)をパラメータ化して回路設計しましたが、現実には実際にゲームをして値を決定します。

そこで例によってChatGPTのBSV Expert君と対話してみます。これは設計開始時点からの会話です。

You

電圧が0.2Vから0.94Vまでの信号を、入力電圧0Vから1Vまでを12bit ADCで測定します。ADCの結果はどの範囲となりますか?

Bluespec Expert
0.2V から 0.94V の電圧範囲は、12ビットのADCでは約819から3850の値に相当します。これは、0Vから1Vの範囲を12ビットで測定するとき、各ビットが約0.244mVを表すことに基づいています。したがって、測定される電圧範囲はADCの値として819から3850の範囲になるでしょう。

You

正解です。その入力電圧はVR(可変抵抗器)のツマミを回すことで発生します。VRの最大回転角度は300°です。ここで、VRのツマミをA°からA+B°まで回すときに先ほどの入力電圧が発生すると、得られるADCの値は何から何までですか?

Bluespec Expert

  1. 角度から電圧への変換:

    • 可変抵抗器のツマミが最大に回されたとき、0.2Vから0.94Vの範囲をカバーします。
    • したがって、可変抵抗器の最大回転角度300°に対応して、電圧範囲は0.74V(0.94V - 0.2V)になります。
  2. 角度 A と A+B に対応する電圧:

    • 角度 A に対応する電圧は 0.2 + (A / 300 * 0.74) となります。
    • 角度 A+B に対応する電圧は 0.2 + ((A+B) / 300 * 0.74) となります。
  3. 電圧からADC値への変換:

    • 12ビットのADCでは、1Vに対して4096の値が割り当てられます。
    • したがって、電圧 V に対応するADC値は V * 4096 です。
  4. ADC値の範囲:

    • 角度 A に対応するADC値は (0.2 + (A / 300 * 0.74)) * 4096 となります。
    • 角度 A+B に対応するADC値は (0.2 + ((A+B) / 300 * 0.74)) * 4096 となります。

これにより、可変抵抗器のツマミを任意の角度 A から A+B まで回したときに得られるADCの値の範囲を計算できます。


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Cmod A7の利用 (8)

posted by sakurai on November 29, 2023 #705

レベルダイアグラム

前稿のレベルダイアグラムを変数を用いて書き直したものが図705.1です。これに従いデータ変換器をBSVで作成します。ただし、前稿ではVRの開始角と使用角度範囲を105°, 90°と仮決めしましたが、試行錯誤で変更することを見越してパラメータ化したRTLとします。

図%%.1
図705.1 レベルダイアグラム

  • VRの全角度は300°
  • VRの使用角はパラメータ化し、開始角a[°]、範囲b[°]
  • VRの全角度の際のADC入力電圧はLTSpiceの結果より、0.2~0.94[V]

これらより、使用電圧は開始角の値を$V_\text{a}$、終了角の値を$V_\text{a+b}$として、

  • $V_\text{L}=0.2$, $V_\text{H}=0.94$
  • $V_\text{range}=V_\text{H}-V_\text{L}=0.74$
  • $V_\text{a}=\frac{V_\text{range}}{300}a+V_\text{L}$
  • $V_\text{a+b}=\frac{V_\text{range}}{300}(a+b)+V_\text{L}$

次にAD変換後のデータDは入力全範囲0~1[V]を4096分割する。開始角の値を$D_\text{a}$、終了角の値を$D_\text{a+b}$として

  • $D_\text{a}=4096V_\text{a}=\frac{4096V_\text{range}}{300}a+4096V_\text{L}=10.1a+819.2$
  • $D_\text{a+b}=4096V_\text{a+b}=10.1(a+b)+819.2$
  • $D_\text{range}=10.1b$

一方、y座標の制約は以下のとおりであり、上限$y_\text{top}$と下限$y_\text{bottom}$の値でクリッピングが必要。

  • $y_\text{bottom}=44$, $y_\text{top}=186$
  • $y_\text{range}=y_\text{top}-y_\text{bottom}=142$

これらからy座標を求めると、ADCのデータを$D$とすれば、

  • $y=\frac{y_\text{range}}{D_\text{range}}(D-D_\text{a})+y_\text{bottom}=\frac{142}{10.1b}D-\frac{142}{b}a-\frac{142\cdot 819.2}{10.1b}+44\\ =\frac{224.9}{b\ll4}D-\frac{142}{b}a-\frac{11514}{b}+44=\frac{225D-2272a-184216}{b\ll4}+44$

y式中のシフトは固定小数点演算を行うために分母分子を16倍しているものです。さらに最小値$D_\text{a}$、最大値$D_\text{a+b}$で入力ADCデータのクリッピングを行います。

  • $D_\text{a}=10.1a+819.2=(162a+13107)\gg4$
  • $D_\text{a+b}=10.1(a+b)+819.2=(162(a+b)+13107)\gg4$

以上より、完成したBSVコードは以下のとおりです。

 package FixedPointConverter;

    import Vector::*; // ベクター操作のためのモジュール

    interface ConverterIfc;
        method Bit#(12) convert(Bit#(12) adcValue);
    endinterface

    // ADCの値から座標に変換する演算器(固定小数点演算を使用)
    (* synthesize, always_ready, always_enabled, no_default_clock, no_default_reset *)
    module mkFixedPointConverter #(
        parameter Bit#(12) a,  // 角度の最小値
        parameter Bit#(12) b   // 角度範囲
    ) (ConverterIfc);

        method Bit#(12) convert(Bit#(12) adcValue);
            // パラメータの拡張
            Bit#(20) extendedA = zeroExtend(a);
            Bit#(20) extendedB = zeroExtend(b);

            // 座標の下限と上限に対応するADC値の計算
            Bit#(20) adcMinValue = (162 * extendedA + 13107) >>4;     // Min = 10.1A + 819.2
            Bit#(20) adcMaxValue = (162 * (extendedA + extendedB) + 13107) >> 4; // Max = 10.1(A+B) + 819.2
            // クリッピング処理
            Bit#(12) clippedAdcValue = (adcValue < truncate(adcMinValue)) ? truncate(adcMinValue) :
                                      (adcValue > truncate(adcMaxValue)) ? truncate(adcMaxValue) :
                                      adcValue;

              Bit#(24) coordinate = ((zeroExtend(clippedAdcValue) * 225
                                   - zeroExtend(extendedA) * 2272 - 184216)
                                   / zeroExtend(extendedB) >> 4) + 44;

            return truncate(coordinate);
        endmethod

    endmodule
endpackage: FixedPointConverter

これをVivadoに配置した図は以下のとおりで単なる組み合わせ回路です。

図%%.2
図705.2 変換器

このモジュールをダブルクリックすると以下のパラメータ設定画面が表示されます。aとbがすでに設定されているのは、残念ながらbsvにデフォルト値の設定が無いのですが、生成されたverilogのパラメータ文を修正したものです。verilogを10進で修正したため、vivadoでも10進表示となっています。

図%%.3
図705.3 パラメータ設定画面

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Cmod A7の利用 (7)

posted by sakurai on November 28, 2023 #704

レベルダイアグラム

アナログ回路では用いられる概念でレベルダイアグラムという概念があります。回路の各部分でどれだけのダイナミックレインジがあるかを示す図です。ここではアナログ入力についてダイナミックレインジを調べておきます。

VR角度[°] XADC入力電圧[V] XADC出力
0 0.2 820
300 0.94 3,852

使用VR角度[°] 変換器出力 画面可動域[pix]
105 1598 44
195 2498 186

  • VR回転角は0~300°
  • XADC入力は0~1.0Vであるが可変抵抗器出力のため、0.2~0.94V
  • XADCの変換後の出力はおよそ820~3852
  • 使用VR回転角は中心150°±45°=105~195°⇒調整により変更予定
  • 変換回路の出力は1598~2498⇒調整により変更予定
  • 画面の可動域(y座標)は44~186

読み出しシーケンス

読み出しだけなのでデータバスdi_in及びdwe_in入力は0とします。またアドレスはPin 15に対応するChannel 4(0x14)とし、den_inを1サイクルだけアサートします。すると変換データが準備されデータバスdo_outに出力されるので、それを読み込みます。この回路では変換終了信号eoc_outをden_inに接続しているため、連続的に変換が実行されます。

eoc_outをden_inに接続することにより、特に複雑なシーケンサを組まなくても連続的にADCが実行できるようです。

図%%.1
図704.1 XADC回路図

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Parameterについて (4)

posted by sakurai on November 27, 2023 #703

IPインテグレータによる変更

まずパラメータを5とします。入力は10進数、16進数、2進数を受け付けますが、表示は2進数となります。最初は5回を設定したので、"0000....0101"と表示されます。ただしこれはverilog記述に依存するようで、verilogが10進であれば10進となります。

図%%.1
図703.1 パラメータ変更画面(count=5)

合成してビットストリームをFPGAにダウンロードしてボタンを押せば、以下の波形が得られます。パルスが5回出力されています。

図%%.2
図703.2 オシロスコープ画面

次にパラメータを7とすれば、"0000....111"と表示されます。

合成してビットストリームをFPGAにダウンロードしてボタンを押せば、以下の波形が得られます。パルスが7回出力されています。

図%%.3
図703.3 オシロスコープ画面
以上より、ソースを修正せずともIPインテグレータ上でパラメータを変更するだけで、合成と配置配線は必要なものの、bsvからFPGAまでパラメータの変更が一貫することが確認できました。ただしbsvはパラメータの箱だけを確保し中身は0です。つまりbsvのソース段階においてはパラメータのデフォルト値は0となり任意の値を設定することはできません。

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Parameterについて (3)

posted by sakurai on November 24, 2023 #702

IPインテグレータによる変更

モジュールをダブルクリックすると図702.1の画面が現れ、パラメータが2進数で表示されます。これはbscがverilog中に32'b0と書いたからであり、10進で書けば10進で表示されます。

残念ながらbsvではデフォルト値を設定することはできません。モジュールの階層ではなく、その上のモジュールをインスタンスする際にはbsvでパラメータ指定が可能ですが、今回はbsvでモジュールを作成しIPインテグレータで回路を作成するので、bsvソースレベルでは不可能ということになります。

ただし前稿にもあるようにverilogではデフォルトの値が設定できるので、必要であればbscでコンパイルしたverilogを修正します。

図%%.1
図702.1 パラメータ変更画面

実機動作

このパラメータテストモジュールはパラメータで与えられた数だけパルスを出力する回路です。IPインテグレータでパラメータを変更しただけで実際にパルス数が変わるかを確認します。具体的なbsvコードの中心は以下の行です。

            repeat (unpack(pack(count))) seq
               outPulse <= True;
               outPulse <= False;
            endseq 

パラメータcountで指定された数だけパルスのON-OFFを行います。


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Parameterについて (2)

posted by sakurai on November 23, 2023 #701

verilogにおけるparameter

次にbscを用いてverilogにコンパイルします。

\$ bsc -verilog TestParam.bsv
Verilog file created: mkTestParam.v

コンパイルするとmkTestParam.vというverilogファイルが生成されます。パラメータ部分を見ると、

:
module mkTestParam(CLK,
               RST_N,
               button_flag,
               lrclk);
 parameter [31 : 0] count = 32'b0;
:

のように、モジュール定義のすぐ後にparameterとしてcountが定義されています。そのほかにもverilogコード内でcountは複数使用されていますが、レジスタではないので書き込みのコードは存在せず、定数として参照されています。例えば、

assign n__h31509 = count - 32'd1 ;
;
assign MUX_jj_repeat_count$write_1__VAL_1 =
         (n__h31509[15:0] == jj_repeat_count) ? 16'd0 : x__h31537 ;

のようにcount-1とjj_repeat_countが一致するかのテストを行っている回路が生成されます。repeat_countは文字通りrepeat回数の実行時の変数と思われ、終了条件としてそれがcount-1(定数)と一致するかのテストを行っているようです。

IPインテグレータによる変更

これだけであれば、結局bsvなりverilogのパラメータ部分を修正するので、ソース修正となることからdefineでもあまり変わりません。

完全に動的にはいかずとも、ソースファイルを編集することなくVivaoのIPインテグレータのブロックデザイン画面上で変更する方法があります。

まずVivadoでmkTestParam.vをソースとして読み込み、回路をインスタンシエートします。

図%%.1
図701.1 mkTestParamモジュールを配置

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Parameterについて

posted by sakurai on November 22, 2023 #700

Parameterについて

Verilogにおいてparameterという機能があります。これは動的に定数を変更することができ便利な機能ですが、ソースを修正することからあまり使用していませんでした。

ところがIPインテグレータを使用すれば、ソースを修正することがなく再合成だけで仕様を変更することができます。今回テスト回路を作成し、BSVからFPGAまでの繋がりを確認します。

BSVにおいてのparameter

BSVリファレンスガイド5.3モジュールにパラメータの文法が書かれています。これを用いたテスト回路を作成します。

図%%.1
図700.1 BSVリファレンスガイド5.3モジュール

文法を見るとわかるようにデフォルト値を設定する機能はありません。'='記号の使用等でそれが可能であればよかったのですが。

以下に具体的なBSVコードを示します。ボタンを押すとパラメータで指定された数だけパルスを出力するFSMです。ポートリストというかメソッドリストの直前にカッコ書きで記述するようです。

import StmtFSM::*;

interface FSM_ifc;
   method Action button(Bool flag);
   method Bool lrclk();
endinterface

(* synthesize,always_ready,always_enabled *)
module mkTestParam #(
   parameter Int#(32) count
) (FSM_ifc);

   Reg#(Bool) outPulse <- mkReg(False),
              buttonf <- mkReg(True);
   //  Mainloop
   Stmt main = seq
      while(True) seq
         outPulse <= False;
         await(!buttonf);
         await(buttonf);
            repeat (unpack(pack(count))) seq
               outPulse <= True;
               outPulse <= False;
            endseq 
      endseq
   endseq;
   mkAutoFSM(main);

   method Bool lrclk();
      return outPulse;
   endmethod
   method Action button(Bool flag);
      buttonf <= flag;
   endmethod

endmodule: mkTestParam

パルスの出力回数を表すcountをパラメータ化しました。


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Cmod A7の利用 (6)

posted by sakurai on November 21, 2023 #699

DRPからアクセス可能な各種ステータスレジスタ及びコントロールレジスタを示します。

図%%.1
図699.1 XADC構造

次にDRPアクセスタイミングを示します。

図%%.2
図699.2 XADCのDRPアクセスタイミング

この仕様に従ってADCデータを読み出すFSMをBSVでプログラミングします。BSVではStmtFSMライブラリを用いることによりシーケンシャルな処理を実行するFSMが容易にかけるため、FSMの設計に何ら痛痒を感じません。ただし結果としてはEOC(End of conversion)をDEN(DRP Enable)に接続し、Continuousモードに設定するだけで連続的にADC値が出力されるため、シーケンサを組む必要はありませんでした。

完成したADCソフトブロックを以下に示します。ADCの出力に接続しているのは、ADC値からy座標に変換する回路(#705で設計予定)です。

図%%.2
図699.3 ADCソフトブロック

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Cmod A7の利用 (5)

posted by sakurai on November 17, 2023 #698

Artix 7シリーズFPGAのADCを利用するには、ただ読み込めば良い基板上のスイッチと異なりいろいろと制約があるようです。ADCのユーザーズガイド(UG480)に書かれていますが、DRP(Dynamic Reconfigure Register)経由で読み出すとのことです。

その日本語版 (UG480) のXADCの概要によれば、

XADC には、オンチップ電源電圧とダイ温度の測定をサポートするいくつかのオンチップ センサーも含まれています。ADC 変換データはステータス レジスタと呼ばれる専用レジスタに格納されます。これらのレジスタは、ダイナミック リコンフィギュレーション ポート (DRP) と呼ばれる 16 ビットの同期読み取り/書き込みポートを使用して、FPGA インターコネクト経由でアクセスできます。

とのことであり、以下にブロック図を示します。右下にDRPブロックがあります。

図%%.1
図698.1 XADC回路図

VivadoにおいてはXADC Wizardによりパラメータを設定してからインスタンスします。

  • Vivadoのブロックデザインエディタにおいて、右クリックからAdd IPをクリック、XADC Wizを開く。
  • Basicタブにおいて、Interface OptionをDRPとする。
  • Timing ModeはContinuous Mode
  • startup Channel SelectionはSingle Channel
  • DRP Timing Optionは無設定(DCLKは100MHzがデフォルト)
  • AXI4Sは無設定
  • Control/Status Portsは無設定
  • ADC Setupタブにおいて、全てを無設定、None、空欄とする。
  • Alarmsタブにおいても同様。
  • Single ChannelタブはChannel Enableにチェック

以上を設定のうえOKをクリックすると図のようなモジュールが生成されます。WizardではXADCが内部にインスタンスされたラッパーモジュールを生成します。

図%%.2
図698.2 生成されたXADCモジュール

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Cmod A7の利用 (4)

posted by sakurai on November 15, 2023 #697

回路を修正し、基板版数をV5としました。修正箇所は

  • VRを追加
  • Micro USBの書き込みポートが干渉するため、逆向きにした。
  • ドリルホールが小さかったのを広げた

これにより基板サイズを多少大きくしました。回路図中に文字の重なりがあるのはEagleのバグのようです。

図%%.1
図697.1 CmodA7toPMODV5ボード回路図

図%%.1
図697.2 CmodA7toPMODV5ボードガーバー図

再度JLCPCBに依頼しましたが、費用は以下のとおり変わりません。

表697.1 JLCPCB費用まとめ
内容 費用[USD]
基板製造費10枚 5.00
配送費(OCS) 1.98
合計 6.98


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