IPインテグレータによる変更

まずパラメータを5とします。入力は10進数、16進数、2進数を受け付けますが、表示は2進数となります。最初は5回を設定したので、"0000....0101"と表示されます。ただしこれはverilog記述に依存するようで、verilogが10進であれば10進となります。

図703.1 パラメータ変更画面(count=5)

合成してビットストリームをFPGAにダウンロードしてボタンを押せば、以下の波形が得られます。パルスが5回出力されています。

図703.2 オシロスコープ画面

次にパラメータを7とすれば、"0000....111"と表示されます。

合成してビットストリームをFPGAにダウンロードしてボタンを押せば、以下の波形が得られます。パルスが7回出力されています。

図703.3 オシロスコープ画面 以上より、ソースを修正せずともIPインテグレータ上でパラメータを変更するだけで、合成と配置配線は必要なものの、bsvからFPGAまでパラメータの変更が一貫することが確認できました。ただしbsvはパラメータの箱だけを確保し中身は0です。つまりbsvのソース段階においてはパラメータのデフォルト値は0となり任意の値を設定することはできません。

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