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posted by sakurai on August 6, 2019 #142

前稿のコードを追加し、シミュレーションしたところ、HALTをアサートしてもHALTステートへの遷移ができないことが判りました。前稿のコードのように、外部信号により内部フラグを立て、内部フラグが立っていたらすぐにstateをHALTステートに遷移させたのですが、別の要因によりstateが上書きされてしまうようです。

そこで、同種と思われるNMIのコードのように、HALTステート遷移を「NMIの内部フラグを見てNMIステートに遷移する場所」に移動したところ、正しく動作しました。シミュレーション結果を見ると、HALTがかかっても直ちにstateを遷移するのではなく、継続したバスサイクルを終了した命令の切れ目でHALTがかかっていることがわかります。

つまり、前稿のようにすぐにstate遷移させても上書きされてしまい、NMIのように命令の切れ目で判定して遷移させるのが正しいということです。

図%%.1
図142.1 HALTREQアサート時

HALTREQがアサートされてから、次のサイクルで内部フラグが立ちますが、数サイクル遅延した後にHALTステートに入っています。その後HALTACKが出力されます。

図%%.2
図142.2 HALTREQネゲート時

一方、HALTREQがネゲートされると、次のサイクルで内部フラグが落ち、次のサイクルでHALTACKが落ちると同時にHALTステートに入る前に保存されていたステートから再開します。こちらは遅延していません。


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posted by sakurai on August 5, 2019 #141

さて、サブシステムの共有メモリを実装する際には、実機では図141.1のようにメインCPUがサブCPUをHALTさせてアクセスしています。前稿のように、共有メモリは128ByteとなっていてメインCPUとサブCPUの間に物理的な128Byteのメモリがあるように思えますが、実態はサブCPUの物理メモリ(MB8416, 2KB SRAM)の半分しか使用しておらず(\$D000~\$D3FFの1KB SRAMとして使用)、さらにそのうちのメインCPUから見える窓が128Byteであり、メインCPUが使用する際にはHALTをかけてサブCPUのバスを開放し、メインCPUがアクセスするという構造のようです。

図%%.1
図141.1 共有メモリ回路図

物理メモリのMB8416がシングルポートで同時にアクセス不可であるため、HALTによりバスを開放させています。FPGA実装では、デュアルポートRAMが可能なので同時アクセス可なのですが、同時にアクセスすると、サブCPUがコマンドを読み出し中に、メインCPUが書き換えてしまうという論理的なデータ競合の問題が起こります。従って、メインCPUとサブCPUの論理的な同期化のために、HALT信号が必要です。

ところが、図138.2をみてもわかるように、本IPの信号はLSIの6809と異り、HALT端子がありません。従って、HALTREQ、HALTACK端子を実装します。

IPの6809のソースを追うと、FSMの最初に割込み受信のコードが存在します。その辺に以下のような疑似コードを挿入します。HALTREQ信号をhaltreq変数に入れているのは、HALTREQ信号を見るのは一か所にしたかったためです。逆に複数個所でHALTREQ信号を見ると、状態の不一致が起きる可能性があります。

もしHALTREQ信号がHならば、
 haltreq変数をHにし、
 現stateがSEQ_HALTで無い場合にのみ、stateを戻りステートとして保存し、
 次のサイクルでSEQ_HALTに移行
そうでなければ
 haltreq変数をLにする

SEQ_HALT:
 もしhaltreq変数がHならば、
  HALTACKをHにし、
  次のサイクルでSEQ_HALTに移行
 そうでなければ、
  HALTACKをLにし、
  次のサイクルで戻りステートに移行

これをVerilogで記述すれば、

図%%.2
図141.2 Verilogコード

となります。


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ROMからCOE

posted by sakurai on August 2, 2019 #140

ROMデータからCOEデータを作成するスクリプト。

#! /usr/bin/bash -f
FILE_NAME=\${1}
FILE=\${FILE_NAME%.*}
echo 'memory_initialization_radix=16;' > \$FILE.coe;
echo -n 'memory_initialization_vector=' >> \$FILE.coe;
od -An -t x1 -v \$FILE_NAME >>\$FILE.coe
echo ';' >> \$FILE.coe

これにより、

-rwxrwx--- 1 root vboxsf 1631 7月 25 16:56 boot_bas.coe
-rwxrwx--- 1 root vboxsf 1631 7月 25 16:57 boot_dos.coe
-rwxrwx--- 1 root vboxsf 97279 7月 25 16:57 fbasic30.coe
-rwxrwx--- 1 root vboxsf 31423 7月 25 16:59 subsys_c.coe

の4つのファイルを作成し、FPGAに組み込みます。


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6809デュアルCPUシステム

posted by sakurai on August 1, 2019 #139

アドレス空間

6809デュアルCPUシステムの、メインCPU及びサブCPUのそれぞれのアドレス空間を示します。

図%%.1
図139.1 メイン・サブCPUアドレス空間

これは、FM-7仕様のアドレス空間であり、FM-7用のソフトウェアを動作させることを目的としています。

これとネットで入手したROMデータの対比表です。ROMのアドレスをグレーで表記しています。

図%%.2
図139.2 メモリマップ


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6809サブシステム回路図

posted by sakurai on July 30, 2019 #138

Vivadoによる6809サブシステム回路図です。

図%%.1
図138.1 6809サブシステム回路図

注意としては、下図のようにCPU RESETが負論理で現れますが、正論理なので与えるリセットの論理に注意します。

図%%.2
図138.2 6809CPU付近回路図

前稿のプログラムを6809で実行した結果を下図に示します。6809は2MHzで動作させています。

図%%.3
図138.3 実行結果

画面書き換えが上から下に進むのがはっきり見えますが、これは2MHz動作の6809だからであり、8MHzに上げて見ると書き換えがほとんど見えなくなるほど速くなりました。


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6809(2)

posted by sakurai on July 29, 2019 #137

次に、

$ cat header.coe > rom.coe; od -An -v test.o >>rom.coe; echo ';' >> rom.coe

ただし、header.coeは、

memory_initialization_radix=16;
memory_initialization_vector=

これを実行すると、

memory_initialization_radix=16;
memory_initialization_vector=
4f 8e 00 00 a7 80 4c 8c 3e 7f 25 f8 8e 40 00 a7
80 4c 8c 7e 7f 25 f8 8e 80 00 a7 80 4c 8c be 7f
25 f8 20 dd 00 00 00 00 00 00 00 00 00 00 00 00
00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
 :
 :
00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
00 00 00 00 00 00 00 00 00 00 00 00 00 00 c0 00
;

というテキストファイルのCOEファイルが生成されるので、これをROMデータとしてFPGAに組み込みます。

本プログラムはVRAMのアドレスにデータを書き込み、次のアドレスに別のデータを書き込みという処理を繰り返し、VRAMをランダムなデータで埋めるものです。RGBで異なるデータを書き込むために、カラフルな縞模様を表示します。


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6809

posted by sakurai on July 26, 2019 #136

さて、目的はレトロコンピュータの設計ですが、そのために8bit CPUを搭載します。ここでは使用するソフトウェアの関係上6809を取り上げます。入手元はOpen Coresで、VivadoにはRTLとして取り込みます。
https://opencores.org/projects/6809_6309_compatible_core

開発ツールが必要ですが、6809アセンブラを以下から入手します。
https://www.6809.org.uk/asm6809/

画面表示用のサンプルソースファイルをテキストエディタで、

VRAMB equ \$0000
VRAMR equ \$4000
VRAMG equ \$8000
;
start org \$c000
;
 clra
l1 ldx #VRAMR
l2 sta ,x+
 inca
 cmpx #VRAMR+16000-1
 blo l2
;
 ldx #VRAMG
l3 sta ,x+
 inca
 cmpx #VRAMG+16000-1
 blo l3
;
 ldx #VRAMB
l4 sta ,x+
 inca
 cmpx #VRAMB+16000-1
 blo l4
 bra l1
;
 org \$fffe
 fdb start
;
 end

として、以下のようにアセンブルします。

asm6809 --bin test.asm -l test.lst -o test.o

以下のアセンブルリストのようにアセンブルされ、合わせてバイナリファイルが生成されます。

0000         VRAMB  equ   \$0000
4000         VRAMR  equ   \$4000
8000         VRAMG  equ   \$8000
           ;
C000         start  org   \$c000
           ;
C000 4F           clra
C001 8E0000     l1   ldx   #VRAMR
C004 A780      l2   sta   ,x+
C006 4C           inca
C007 8C3E7F         cmpx  #VRAMR+16000-1
C00A 25F8          blo   l2
           ;
C00C 8E4000         ldx   #VRAMG
C00F A780      l3   sta   ,x+
C011 4C           inca
C012 8C7E7F         cmpx  #VRAMG+16000-1
C015 25F8          blo   l3
           ;
C017 8E8000         ldx   #VRAMB
C01A A780      l4   sta   ,x+
C01C 4C           inca
C01D 8CBE7F         cmpx  #VRAMB+16000-1
C020 25F8          blo   l4
C022 20DD          bra   l1
           ;
FFFE             org   \$fffe
FFFE C000          fdb   start
           ;
0000             end


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グラフィックタイミング設計(2)

posted by sakurai on July 25, 2019 #135

SVGAの物理画面のグラフィックタイミングは変更しないので、RTLはタイミングに関してはほとんど変更ありません。以下は元のRTLのグラフィックタイミング定義部分です。

parameter HD=800; // Phyisical Display Timing Horizontal
parameter HFP=40;
parameter HSP=128;
parameter HBP=88;
parameter HO=HFP+HSP+HBP;
parameter HL=HD+HO; // 1056

parameter VD=600; // Phyisical Display Timing Vertical
parameter VFP=1;
parameter VSP=4;
parameter VBP=23;
parameter VO=VFP+VSP+VBP;
parameter VL=VD+VO; // 628
parameter EHD=512; // Embedded Display Timing Horizontal
parameter EVD=512; // Embedded Display Timing Vertical

parameter HW=11;
parameter VW=10;
parameter EHOFF = (HD-EHD)/2; // Embedded Display Offset Horizontal
parameter EVOFF = (VD-EVD)/2; // Embedded Display Offset Vertical

このうち、論理画面のサイズについて、赤字のように修正します。

parameter EHD=640; // Embedded Display Timing Horizontal
parameter EVD=400; // Embedded Display Timing Vertical

parameter HW=12;

しかしながら、Space Invadersと異なり、Xが2の階乗でないため、アドレスカウンタがXとYについてきれいにフィールドで分かれません。従って、水平、垂直カウンタとは別に、VRAMアドレスカウンタを設け、EHD&EVDのディスプレイタイミングでカウントイネーブルをかけます。このようにすれば、表示期間のみアドレスが進み、穴が空く(表示の隣り合うビットが物理的には離れたアドレスに位置する)ことはありません。

さらに、アドレスカウンタを偶数用、奇数用に分け、水平ラインの偶数と奇数でカウンタを進み分けることで、同じアドレスを2回出力することにします。これで縦の2倍拡大が行えます。

実際に動かしてみると、データ表示のビット並びが逆順になっているようです。dual port memoryのA側(CPU側)は8bit幅、B側(ディスプレイ側)は1bit幅で、dual port memoryの内部に8:1のマルチプレクサがあるはずです。表示されたビットの並びが思ったのと逆だったので、アドレス下位3bitを反転することで正しい並びになりました。


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グラフィックタイミング設計

posted by sakurai on July 24, 2019 #134

概略が決定できたので、詳細設計を行います。各パラメータはVGAタイミングのサイトで決定すると、以下の表のようになります。

図%%.1
図134.1 タイミング表

これに基づき、水平、垂直のタイミングチャートを書くと、以下の図のようになります。

図%%.1
図134.2 タイミングチャート

参考のため、HD (Horizontal Display Timing)及びVD (Vertical Display Timing)を示していますが、実際には不要であるため、信号は存在しません。その代わりにEHD (Embedded Horizontal Display Timing)及びEVD (Embedded Vertical Display Timing)を生成し、画面のブランキングを行っています。前稿の物理画面の中に論理画面が存在しますが、論理画面に対するディスプレイタイミングが、このEHD及びEVDとなります。


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グラフィックメモリの設計

posted by sakurai on July 23, 2019 #133

ある目的があり、グラフィックメモリシステムの設計を再度行います。前回設計しているので、パラメータを少々変更するだけで簡単にできそうな気がします。

さて、設計仕様は、昔の8bit PCのVGAをエミュレートするものです。640dotx200dotのRGB各1bitの8色という仕様ですが、横に対して縦のドット数が小さいですね。VGAタイミングのサイトだと640x400というものはあっても、640x200というサイズはありません。

画面が横長に歪であることには理由があり、アドレス空間が16bitであることが関係していると思われます。640x400にすると、RGB各1bit(2^3=8色)だと、メモリに対して8bitアクセスの場合、96,000アドレスとなり、アドレスラインは17bit必要となり、通常の8bitマイコンの16bitアドレス空間として1bit足りません。しかたなく解像度を半分の640x200にすれば、3原色で48,000アドレスとなり、アドレスラインは16bit空間に入ります。

先のFIFOを用いたデザインを再利用して、タイミングだけを変更しようとしたのですが、再検討ついでにFIFOが削除できたので、そのデザインを再利用します。これだと計算が簡単で、dual port memoryで分離されている非同期クロックドメインであるため、ビデオ系のタイミングしか検討する必要がありません。

図%%.1
図133.1 グラフィックタイミング設計用ブロック図

画面構成が640x200なので、それに基づき前回と同じSVGA(800x600)のタイミングで設計することにします。

Space Invadersの画面設計を示します。左が論理画面、右が物理画面です。SVGAの物理画面の中央に論理画面を配置し、適宜拡大します。論理画面が256x256と小さいので、縦横2倍の拡大表示を行います。

図%%.2
図133.2 Space Invadersグラフィックタイミング設計図

次に今回の画面設計を示します。SVGAの物理画面のタイミングは同じで、論理画面のサイズが異なり、縦のみ2倍の拡大表示を行います。
図%%.3
図133.3 今回のグラフィックタイミング設計図


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