タイムチャートを見直すと、例外処理中でEフラグをクリアする処理は入っていますが、一方のセット信号が初期状態からずっと不定です。このため、Eフラグが不定となっているようです。従って、セット信号を初期状態でネゲートします。

k_set_eの初期化をしたところ、正しく動作しました。このIPは総じて割込みの実装が中途半端にしかされておらず、割込みは実質テストしていないようです。プロセッサにおいて割込みが動作しないのは致命的であり、使い物になりません。

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次にFIRQを実装します。同様にFフラグセット、クリア論理を入れましたが、割込みハンドラまでは正しく動作するものの、RTI命令の実行時にスタックを過剰に回復しています。積んだ以上に回復するという、いわゆるスタックアンダーフローを起こしてしまいます。

まず、FIRQの動作を見てみると図153.2のようになります。Eフラグをクリアしてからpushすると書かれていますが、クリアされずXとなっています。

次に、RTIの動作を見てみると図153.2のようになります。Eフラグは0であるべきなので、スタックからはCCR及びPCのみが回復されるはずです。が、タイムチャートではさらに他のレジスタも回復しているようです。

この誤動作の原因は、CCR[7]のEフラグが不定となっていることです。従って、図153.2にあるとおり、例外処理中でEフラグをクリアする処理を入れれば動作するはずです。

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割込み禁止のCCRへの反映を遅延させるタイミングを作り出しました。全レジスタの退避が終わった後のベクタフェッチは前々稿によれば、SEQ_MEM_READ_Hステートですが、そのタイミングでレジスタにCCR書き込みを指示することを考えます。このステートにはexceptionでない場合というif文がありますが、注目する場合はexception中なので、ちょうどelseの部分に以下の文を記述します。

if (k_set_i) begin
k_set_i_timing <= 1;
k_set_i <= 0;
end

k_set_i_timingとして、k_set_iを遅延させたCCR反映タイミング信号を作り出し、これをレジスタに与えます。なお、このk_set_iはSEQ_IRQステートに入った時点でセットし、一方、RTI命令でk_clear_iをセットします。

これにより正しく割込みが入り、割り込みが禁止されたかと思ったのですが、RTIから戻るところで再度割込みが入る現象が起きました。解析すると、割込みハンドラで割込み原因をクリアしたにも関わらず、CPU内部で割込みをまだ保持していることが原因と判りました。そのため、RTI実行により割り込み許可された途端にまた割り込み処理に移行してしまいます。そこで以下のように、割込み要因を無視するタイミングゲート処理を入れたところ、正しく動作するようになりました。

(修正前)
if (!k_reg_irq[2])
k_reg_irq <= { k_reg_irq[1:0], (!cpu_irq_n)};
　

(修正後) if (!k_reg_irq[2])
k_reg_irq <= { k_reg_irq[1:0], (!cpu_irq_n & !k_set_i & !k_set_i_timing)};

このタイマ割込みによるハンドラの実行と復帰は、タイマの周期で正しく繰り返されます。割り込みハンドラでは正しく割り込みが禁止され、RTIにより割り込み許可として元のプログラムに戻ります。元のプログラムではタイマ割り込み待ち状態となり、タイマ割り込みが入ると再びスタックへのレジスタ退避やベクタフェッチ等の割り込み処理を行います。

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そこで、CCRを参照して割込みに入る入らないを決定させようとしたら、ソースコードで以下のような定義文を見つけました。

// flags used in MC6809_cpu.v
`define FLAGI regs_o_CCR[5]
`define FLAGF regs_o_CCR[6]
`define FLAGE regs_o_CCR[7]

前稿の図150.1のCCR構成を見てもわかるように、FLAGIのビット位置が誤っています。Iフラグの位置はbit5ではなくbit4です。これを正しいbit位置の4に修正したところ、ベクタフェッチの後に再度IRQステート遷移する動作は無くなり、フェッチしたアドレスに飛び、飛び先である割込みルーチンを実行するようになりました。

ところが、不具合がありました。割込みルーチンで割込み原因クリアをしているにも関わらず、再度の割込みが入りません。

前稿では、図151.1のタイムチャートに示すように、Eフラグと同タイミングで仮にIフラグもセットするように修正しました。ところが、スタックにCCRを退避する前にIフラグを割込み禁止にしたため、割り込み禁止状態のCCRが退避され、割り込みルーチンの最後で回復されたものです。つまりIフラグのセットが早すぎたわけです。

正しくは、図151.2の6809割込みにあるように、IフラグはCCRを退避してからセットしなければなりません。安直にEフラグと同タイミングでセットしたため、割込みが再度かからなくなってしまったものです。

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調査の結果、割込み後のIRQマスクをCCRに全く反映していませんでした。ちなみに、CCRの仕様は6809マイコン・システム設計作法によれば、以下の図のようになっています。

これだと動作が分からないのですが、その次に以下のような説明があります。

ついでにEフラグの説明も載せておきます。

Verilogソースコードを見ると、CCRのうち、Iフラグは全く設定されていないようですが、EフラグはIRQ割込みの際にセットされていたので、とりあえず、Eフラグを立てるタイミングでIフラグにコピーしました。本来は割込みの種類によりIフラグとFフラグのセット仕分けをしなければなりません。

ところが、タイムチャートのようにIフラグをセットしたので、これで正常動作するかと思ったのですが、動作は変わりません。Iフラグは参照もされていないようです。つまり、このIPの割込みは全く動作しないということができます。

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内部ステートを表示します。割込みがかかってから、スタックにプッシュし、ベクタフェッチするまではOKですが、その後にさらにスタックプッシュが入るところが誤っています。

ステート遷移は以下のようになっています。

\$09 SEQ_FETCH
\$0F SEQ_DECODE
\$33 SEQ_PC_READ_L
\$34 SEQ_PC_READ_L_1
\$35 SEQ_PC_READ_L_2
\$1B SEQ_JMP_LOAD_PC
\$09 SEQ_FETCH
\$03 SEQ_IRQ
(ここから)
\$20 SEQ_PREPUSH
\$22 SEQ_PUSH_WRITE_L
\$23 SEQ_PUSH_WRITE_L_1
\$24 SEQ_PUSH_WRITE_H
\$25 SEQ_PUSH_WRITE_H_1
(16バイトストアを4回繰り返し、PC, US, IY, IX)
\$20 SEQ_PREPUSH
\$22 SEQ_PUSH_WRITE_L
\$23 SEQ_PUSH_WRITE_L_1
(8バイトストアを4回繰り返し、DP, B, A, CC)
\$36 SEQ_MEM_READ_H
\$37 SEQ_MEM_READ_H_1
\$38 SEQ_MEM_READ_H_2
\$3A SEQ_MEM_READ_L_1
\$3B SEQ_MEM_READ_L_2
\$08 SEQ_LOADPC
\$09 SEQ_FETCH
\$03 SEQ_IRQ
(再度IRQ処理)

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メインCPUとサブCPUはお互いに割込みを掛け合います。メインCPUからは通常、サブCPUのbusyを確認し、readyであればサブCPUをHALTし、共有メモリにコマンドを書き込んだ後、HALTをネゲートします。サブCPUはすぐにbusyにした後、コマンドを解析し、処理を行います。

これが通常シーケンスですが、例えば時間のかかる処理をサブCPUがやっていた場合に中止させたい時には割込みをかけるしかありません。これをCANCEL割込みといいます。逆に、サブCPUからメインCPUに用事がある場合にはATTENTION割込みをかけます。

さて、メインCPUの割込みの一つにタイマー割込みがあり、これをシミュレーションしてみます。タイマー割り込みはIRQに接続されているため、IRQ割り込みハンドラをプログラムします。IRQは全レジスタのセーブリストアが自動で行われます。割り込みハンドラでは、まずタイマ割り込み要因のクリアを行った後、要因レジスタは負論理であるため、反転してメモリに書きだした後でRTIで元の命令列に戻ります。

1000　　　　　　　　　stack　　equ　　　\$1000
2000　　　　　　　　　ustack　equ　　　\$2000
FE00　　　　　　　　　start　　org　　　\$fe00
　　　　　　　　　　　
FE00　10CE1000　　　　　　　　lds　　　#stack
FE04　CE2000　　　　　　　　　ldu　　　#ustack
FE07　8EFD02　　　　　　　　　ldx　　　#\$FD02　　　　　;　IRQ　Mask　Reg
FE0A　86FF　　　　　　　　　　lda　　　#\$FF　　　　　　;　Timer　IRQ　unmask
FE0C　A784　　　　　　　　　　sta　　　,X　　　　　　　;　Timer　IRQ　enabled
FE0E　20FE　　　　　　　　　　bra　　　*
　　　　　　　　　　　
FE10　　　　　　　　　firq　　equ　*
FE10　　　　　　　　　irq　　　equ　*
FE10　8EFD03　　　　　　　　　ldx　　　#\$FD03　　　　　;　IRQ　event　reg
FE13　A684　　　　　　　　　　lda　　　,X　　　　　　　;　IRQ　clear
FE15　8AFB　　　　　　　　　　ora　　　#\$FB
FE17　70FE17　　　　　　　　　eora　　　#\$FF
FE1A　B73000　　　　　　　　　sta　　　\$3000
FE1D　3B　　　　　　　　　　　rti
　　　　　　　　　　　
FFF6　　　　　　　　　　　　　org　　　\$fff6
FFF6　FE10　　　　　　　　　　fdb　　　firq
FFF8　　　　　　　　　　　　　org　　　\$fff8
FFF8　FE10　　　　　　　　　　fdb　　　irq　　　　　　　;　Timer　IRQ
FFFE　　　　　　　　　　　　　org　　　\$fffe
FFFE　FE00　　　　　　　　　　fdb　　　start
　　　　　　　　　　　
0000　　　　　　　　　　　　　end

まずリセット後にFD02をライトし、割込みマスクを許可します。'1'をライトすると許可となります。

次にタイマー割込みがかかるとスタックに全レジスタを退避します。PC, US, IY, IX, DP, B, A, CCの12バイトです。

次に\$FFF8から2バイトをフェッチします。ところが、\$FFF8の示すアドレスにジャンプする前に再度全レジスタをスタックに退避しています。

割込みが入った場合、直ちに割込みマスクがかからなければ、無限に割込みが入るので、これはCPUのIRQマスクのバグと思われます。

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最近はPCB作成が安いので、手配線をすることなく、PCBを試作します。今回もFusionPCBに依頼しました。 基本的にGPIOにアドレスバスと制御信号の出力を行わせ、データバスをリードすることにより1バイトのデータを取得します。メインシステムはこれでOKですが、サブシステムは直接見えないため、サブCPUのプログラムをサブシステム側に送り込み、読み出すことにします。

図147.1にZ80カード端子表を示します。これは、FM-7ユーザーズマニュアルから頂きました。

全てArduinoのソフトウェアによりROMを吸い出すため、回路はArduinoボードとコネクタを配線するだけです。トライステートバッファを入れたほうが動作は確実になるかもしれません。初期状態でArduinoが勝手にポートに出力すると、FM-7内部バス競合が起きるためです。それを防ぐために、Arduinoの電源を後から入れています。

図147.3に基板図を示します。上側の長方形にArduino Mega 2560 Proを搭載します。2.54mmピッチスルーホールに基板接続用コネクタを実装し、メザニンボードとして接続します。

下側の長方形にはZ80カード用40Pコネクタを搭載します。本来はFCN-365P040/AUというコネクタを取り付けるのですが高価なので、汎用2.54mmピッチの40Pのコネクタで代用します。代用品の2.54mmピッチ40Pコネクタではコネクション不良となるため、純正の富士通 基板接続用ピンヘッダ FCN-360シリーズ 40極 2.54mm 2列 ストレート、メーカー型番 FCN-365P040-AUをオーダーしました。合わせて富士通コネクタ メタルフィット FCN-360シリーズ、メーカー型番 FCN-360A2及びネジ(M2.6x10)が必要です。この金具はハンダ付け箇所にカード挿抜力がかかり、ハンダクラック等によるコネクション不良を防止するためのものです。

FM-7 ROM吸出し器のガーバーデータです。

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USBによる通信の確認として、Blinkスケッチを実行してみます。

aruduinoのページからSoftware Downloadsを選び、IDEをダウンロードして解凍します。次にarduino.exeをクリックしてIDEを立ち上げます。

図146.2を参考に、以下のように設定します。

• ツール⇒ボード⇒Arduino/Genuino Mega or Mega 2560
• ツール⇒プロセッサ⇒ATmega2560 (Mega 2560)
• ツール⇒シリアルポートでCOM ?(場合により変わる)

シリアルポートを確認する場合は、デバイスマネジャーを立ち上げて、ポート(COMとLPT)の下の階層にて、USB-SERIAL CH340 (COM ?)の番号を選択します。

• ファイル⇒スケッチブック⇒Blink

スケッチブックからポートD13をON/OFFするBlinkというスケッチを選択します。オシロスコープで見やすいように、以下の赤字のように修正しました。

// the setup function runs once when you press reset or power the board
void setup() {
// initialize digital pin LED_BUILTIN as an output.
pinMode(LED_BUILTIN, OUTPUT);
}

// the loop function runs over and over again forever
void loop() {
digitalWrite(LED_BUILTIN, HIGH); // turn the LED on (HIGH is the voltage level)
delay(1); // wait for a millisecond
digitalWrite(LED_BUILTIN, LOW); // turn the LED off by making the voltage LOW
delay(1); // wait for a millisecond
}

これをコンパイルして、以下のステップでボードにプログラムを書き込んだところ、正しく実行できました。

• スケッチ⇒検証・コンパイル
• スケッチ⇒マイコンボードに書き込む

ポート13の波形は、5.28Vp-p、496Hzの方形波となりました。Arduinoから5V出力ができるということで、レベル変換バッファは不要となります。IOLの計算が必要ですが、FM-7バス直結可能と思われます。通常ならユニバーサル基板で試作するところですが、配線が多くて面倒なので、最初からボードを起こすことにします。

前稿のシーケンスの通りにI/Oポートを設定します。

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FM-7のROMデータ抜き出し法は各種ありますが、RS232Cやフロッピードライブ、カセットテープ等、いずれもFM-7のI/Oを用いています。例えばRS232Cの場合は、FM-7上にプログラムを配置し、シリアルデータとして抜き出す方法。この場合はそのプログラム配置ができないため、手で入力するしかありません。別の方法としてはフロッピーディスクを接続し、そこからプログラムをロードし、それを実行してフロッピーに書きこむ方式。

フロッピーディスクドライブは高価で場所も取るため、別の手段を考えます。条件はFM-7側に一切プログラムを置かない方法です。カセットテープというわけにもいかず、FM-7のメディアが無い以上、FM-7側のプログラムを一切使わない方法として、Z80インタフェースを使用することを考えます。

Z80カードは、FM-7の内部バスに対して、別のバスマスタを使用可能にするものであり、メインCPUである6809から\$FD05のLSBを1にすれば、メインCPUにHALTがかかり、外部バスマスタであるZ80による内部バスアクセスが可能になるものです。

手持ちのBeagleBoneでROM抜きボードを作成しようと思っていました。これだと外形的に厚みが出てしまい、それを避けるためにはZ80コネクタとBeagleBoneをイクステンションボードで接続する等、ボードが無駄に大きくなりそうでした。別の方法を検討したところ、Arduino Mega 2560 Proという薄型のボードを見つけました。原理としては同じで、シリアル通信でボード上のCPUと通信し、そこからZ80インタフェースを通してFM-7のバスマスタとして内部をアクセスする方式です。

図145.2にボード接続図を示します。Arduino MegaはI/Oが非常に多いため、このような30本近くあるI/Oも楽に制御可能です。

アクセス法は図145.3にあるように、アドレスをセットし、制御信号(RWB/EB/QB)を制御して、1バイトずつ読み出しを行います。EB、QBの順番は6809と逆なことに注意。リードに関してはQB、EBの順でも動作しますが、ライト時にQBの立ち上がりでデータ確定していることが必要です。これを繰り返すことで全ROMの読み出しを行います。サブシステムのROMは直接読み出せないため、メンテナンスコマンドによりサブCPUにプログラムを実行させ、読み出します。

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