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July
30

posted by sakurai on July 30, 2019 #138

Vivadoによる6809サブシステム回路図です。

図138.1 6809サブシステム回路図

注意としては、下図のようにCPU RESETが負論理で現れますが、正論理なので与えるリセットの論理に注意します。

図138.2 6809CPU付近回路図

前稿のプログラムを6809で実行した結果を下図に示します。6809は2MHzで動作させています。

図138.3 実行結果

画面書き換えが上から下に進むのがはっきり見えますが、これは2MHz動作の6809だからであり、8MHzに上げて見ると書き換えがほとんど見えなくなるほど速くなりました。

Tags: Design, FPGA, Vivado HLx, Ultra96, FM-7
Read more | Comments (0) | Last updated on July 30, 2019

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