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Pipeline processorの設計(19)

posted by sakurai on March 1, 2022 #469

パイプライン制御の一般化

前項までの議論を一般化すれば、ステージSにおいての前段へのウエイト信号$\mathrm{W_{S-}}$と後段への有効信号$\mathrm{V_{S+}}$は

$$ \begin{eqnarray} \mathrm{W_{S-}}&=&\mathrm{W_S }\cup\mathrm{W_{S+}}\\ \mathrm{V_{S+}}&=&N(\mathrm{!W_S }\cup\mathrm{W_{S+}})\ \cap\ !\mathrm{C_{S+}} \end{eqnarray} \tag{469.1} $$ ただし、 $$ \mathrm{W_{S+}}: 下位ステージS+からSへのウエイト信号\\ \mathrm{C_{S+}}: 下位ステージにおけるキャンセル信号\\ N(): 時相論理、次のクロックサイクルの値 $$ とする。

何事も分かってしまえば簡単なのですが、パイプライン制御の秘密は、この論理469.1にあります。


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