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6809の割込み動作 (3) |
調査の結果、割込み後のIRQマスクをCCRに全く反映していませんでした。ちなみに、CCRの仕様は6809マイコン・システム設計作法によれば、以下の図のようになっています。
これだと動作が分からないのですが、その次に以下のような説明があります。
ついでにEフラグの説明も載せておきます。
Verilogソースコードを見ると、CCRのうち、Iフラグは全く設定されていないようですが、EフラグはIRQ割込みの際にセットされていたので、とりあえず、Eフラグを立てるタイミングでIフラグにコピーしました。本来は割込みの種類によりIフラグとFフラグのセット仕分けをしなければなりません。
ところが、タイムチャートのようにIフラグをセットしたので、これで正常動作するかと思ったのですが、動作は変わりません。Iフラグは参照もされていないようです。つまり、このIPの割込みは全く動作しないということができます。
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6809の割込み動作 (2) |
内部ステートを表示します。割込みがかかってから、スタックにプッシュし、ベクタフェッチするまではOKですが、その後にさらにスタックプッシュが入るところが誤っています。
ステート遷移は以下のようになっています。
\$09 SEQ_FETCH
\$0F SEQ_DECODE
\$33 SEQ_PC_READ_L
\$34 SEQ_PC_READ_L_1
\$35 SEQ_PC_READ_L_2
\$1B SEQ_JMP_LOAD_PC
\$09 SEQ_FETCH
\$03 SEQ_IRQ
(ここから)
\$20 SEQ_PREPUSH
\$22 SEQ_PUSH_WRITE_L
\$23 SEQ_PUSH_WRITE_L_1
\$24 SEQ_PUSH_WRITE_H
\$25 SEQ_PUSH_WRITE_H_1
(16バイトストアを4回繰り返し、PC, US, IY, IX)
\$20 SEQ_PREPUSH
\$22 SEQ_PUSH_WRITE_L
\$23 SEQ_PUSH_WRITE_L_1
(8バイトストアを4回繰り返し、DP, B, A, CC)
\$36 SEQ_MEM_READ_H
\$37 SEQ_MEM_READ_H_1
\$38 SEQ_MEM_READ_H_2
\$3A SEQ_MEM_READ_L_1
\$3B SEQ_MEM_READ_L_2
\$08 SEQ_LOADPC
\$09 SEQ_FETCH
\$03 SEQ_IRQ
(再度IRQ処理)
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6809の割込み動作 |
メインCPUとサブCPUはお互いに割込みを掛け合います。メインCPUからは通常、サブCPUのbusyを確認し、readyであればサブCPUをHALTし、共有メモリにコマンドを書き込んだ後、HALTをネゲートします。サブCPUはすぐにbusyにした後、コマンドを解析し、処理を行います。
これが通常シーケンスですが、例えば時間のかかる処理をサブCPUがやっていた場合に中止させたい時には割込みをかけるしかありません。これをCANCEL割込みといいます。逆に、サブCPUからメインCPUに用事がある場合にはATTENTION割込みをかけます。
さて、メインCPUの割込みの一つにタイマー割込みがあり、これをシミュレーションしてみます。タイマー割り込みはIRQに接続されているため、IRQ割り込みハンドラをプログラムします。IRQは全レジスタのセーブリストアが自動で行われます。割り込みハンドラでは、まずタイマ割り込み要因のクリアを行った後、要因レジスタは負論理であるため、反転してメモリに書きだした後でRTIで元の命令列に戻ります。
1000 stack equ \$1000
2000 ustack equ \$2000
FE00 start org \$fe00
FE00 10CE1000 lds #stack
FE04 CE2000 ldu #ustack
FE07 8EFD02 ldx #\$FD02 ; IRQ Mask Reg
FE0A 86FF lda #\$FF ; Timer IRQ unmask
FE0C A784 sta ,X ; Timer IRQ enabled
FE0E 20FE bra *
FE10 firq equ *
FE10 irq equ *
FE10 8EFD03 ldx #\$FD03 ; IRQ event reg
FE13 A684 lda ,X ; IRQ clear
FE15 8AFB ora #\$FB
FE17 70FE17 eora #\$FF
FE1A B73000 sta \$3000
FE1D 3B rti
FFF6 org \$fff6
FFF6 FE10 fdb firq
FFF8 org \$fff8
FFF8 FE10 fdb irq ; Timer IRQ
FFFE org \$fffe
FFFE FE00 fdb start
0000 end
まずリセット後にFD02をライトし、割込みマスクを許可します。'1'をライトすると許可となります。
次にタイマー割込みがかかるとスタックに全レジスタを退避します。PC, US, IY, IX, DP, B, A, CCの12バイトです。
次に\$FFF8から2バイトをフェッチします。ところが、\$FFF8の示すアドレスにジャンプする前に再度全レジスタをスタックに退避しています。
割込みが入った場合、直ちに割込みマスクがかからなければ、無限に割込みが入るので、これはCPUのIRQマスクのバグと思われます。
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FM-7 ROM吸出し器の設計 |
最近はPCB作成が安いので、手配線をすることなく、PCBを試作します。今回もFusionPCBに依頼しました。 基本的にGPIOにアドレスバスと制御信号の出力を行わせ、データバスをリードすることにより1バイトのデータを取得します。メインシステムはこれでOKですが、サブシステムは直接見えないため、サブCPUのプログラムをサブシステム側に送り込み、読み出すことにします。
図147.1にZ80カード端子表を示します。これは、FM-7ユーザーズマニュアルから頂きました。
全てArduinoのソフトウェアによりROMを吸い出すため、回路はArduinoボードとコネクタを配線するだけです。トライステートバッファを入れたほうが動作は確実になるかもしれません。初期状態でArduinoが勝手にポートに出力すると、FM-7内部バス競合が起きるためです。それを防ぐために、Arduinoの電源を後から入れています。
図147.3に基板図を示します。上側の長方形にArduino Mega 2560 Proを搭載します。2.54mmピッチスルーホールに基板接続用コネクタを実装し、メザニンボードとして接続します。
下側の長方形にはZ80カード用40Pコネクタを搭載します。本来はFCN-365P040/AUというコネクタを取り付けるのですが高価なので、汎用2.54mmピッチの40Pのコネクタで代用します。代用品の2.54mmピッチ40Pコネクタではコネクション不良となるため、純正の富士通 基板接続用ピンヘッダ FCN-360シリーズ 40極 2.54mm 2列 ストレート、メーカー型番 FCN-365P040-AUをオーダーしました。合わせて富士通コネクタ メタルフィット FCN-360シリーズ、メーカー型番 FCN-360A2及びネジ(M2.6x10)が必要です。この金具はハンダ付け箇所にカード挿抜力がかかり、ハンダクラック等によるコネクション不良を防止するためのものです。
FM-7 ROM吸出し器のガーバーデータです。
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Arduino Megaスケッチの作成 |
USBによる通信の確認として、Blinkスケッチを実行してみます。
aruduinoのページからSoftware Downloadsを選び、IDEをダウンロードして解凍します。次にarduino.exeをクリックしてIDEを立ち上げます。
図146.2を参考に、以下のように設定します。
シリアルポートを確認する場合は、デバイスマネジャーを立ち上げて、ポート(COMとLPT)の下の階層にて、USB-SERIAL CH340 (COM ?)の番号を選択します。
スケッチブックからポートD13をON/OFFするBlinkというスケッチを選択します。オシロスコープで見やすいように、以下の赤字のように修正しました。
// the setup function runs once when you press reset or power the board
void setup() {
// initialize digital pin LED_BUILTIN as an output.
pinMode(LED_BUILTIN, OUTPUT);
}
// the loop function runs over and over again forever
void loop() {
digitalWrite(LED_BUILTIN, HIGH); // turn the LED on (HIGH is the voltage level)
delay(1); // wait for a millisecond
digitalWrite(LED_BUILTIN, LOW); // turn the LED off by making the voltage LOW
delay(1); // wait for a millisecond
}
これをコンパイルして、以下のステップでボードにプログラムを書き込んだところ、正しく実行できました。
ポート13の波形は、5.28Vp-p、496Hzの方形波となりました。Arduinoから5V出力ができるということで、レベル変換バッファは不要となります。IOLの計算が必要ですが、FM-7バス直結可能と思われます。通常ならユニバーサル基板で試作するところですが、配線が多くて面倒なので、最初からボードを起こすことにします。
前稿のシーケンスの通りにI/Oポートを設定します。
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Arduino Mega 2560 Proの入手 |
FM-7のROMデータ抜き出し法は各種ありますが、RS232Cやフロッピードライブ、カセットテープ等、いずれもFM-7のI/Oを用いています。例えばRS232Cの場合は、FM-7上にプログラムを配置し、シリアルデータとして抜き出す方法。この場合はそのプログラム配置ができないため、手で入力するしかありません。別の方法としてはフロッピーディスクを接続し、そこからプログラムをロードし、それを実行してフロッピーに書きこむ方式。
フロッピーディスクドライブは高価で場所も取るため、別の手段を考えます。条件はFM-7側に一切プログラムを置かない方法です。カセットテープというわけにもいかず、FM-7のメディアが無い以上、FM-7側のプログラムを一切使わない方法として、Z80インタフェースを使用することを考えます。
Z80カードは、FM-7の内部バスに対して、別のバスマスタを使用可能にするものであり、メインCPUである6809から\$FD05のLSBを1にすれば、メインCPUにHALTがかかり、外部バスマスタであるZ80による内部バスアクセスが可能になるものです。
手持ちのBeagleBoneでROM抜きボードを作成しようと思っていました。これだと外形的に厚みが出てしまい、それを避けるためにはZ80コネクタとBeagleBoneをイクステンションボードで接続する等、ボードが無駄に大きくなりそうでした。別の方法を検討したところ、Arduino Mega 2560 Proという薄型のボードを見つけました。原理としては同じで、シリアル通信でボード上のCPUと通信し、そこからZ80インタフェースを通してFM-7のバスマスタとして内部をアクセスする方式です。
図145.2にボード接続図を示します。Arduino MegaはI/Oが非常に多いため、このような30本近くあるI/Oも楽に制御可能です。
アクセス法は図145.3にあるように、アドレスをセットし、制御信号(RWB/EB/QB)を制御して、1バイトずつ読み出しを行います。EB、QBの順番は6809と逆なことに注意。リードに関してはQB、EBの順でも動作しますが、ライト時にQBの立ち上がりでデータ確定していることが必要です。これを繰り返すことで全ROMの読み出しを行います。サブシステムのROMは直接読み出せないため、メンテナンスコマンドによりサブCPUにプログラムを実行させ、読み出します。
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メイン・サブシステムI/Oアドレスデコード |
アドレスデコード及びレジスタ類を実装していきます。FM-7のI/Oの情報は参照場所にあります。メインシステムI/Oアドレスマップはその1から、サブシステムI/Oアドレスマップはその7からです。
FM-7メインシステムは64KbitDRAMが存在するため、フルデコードされています。
図144.1にメインシステムブロック図を示します。今回はアドレスデコーダとそれからアクセスされるレジスタを分離して設計しました。モジュラー化のためです。図では上方左側にアドレスデコーダ、上方右側にレジスタが配置されています。
FM-7サブシステムはフルデコードされていません。
図144.2にサブシステムブロック図を示します。図では真ん中にアドレスデコーダとレジスタを階層ブロックにしたモジュールが配置され、その内部左側にアドレスデコーダ、右側にレジスタが配置されています。
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6809の改造 - HALT端子の追加 (3) |
もう少し詳しく見てみます。HALTREQがアサートされたのは、たまたま\$E021のblo命令の第1バイト\$25をフェッチした直後でした。図143.2に示すように、blo命令の\$25と\$F4のフェッチの間に入ったことになります。
HALTREQが"blo l2"命令の間であるため、すぐにはHALTステートに遷移せず、blo命令の第2バイトである\$E022の\$F4のフェッチが行われます。
前稿で新設したhalt_save_stateは、HALTに入る直前のステートを保存するようにしたため、HALTステートに入るまではサイクル毎に書き換えられています。
分岐命令をデコードし分岐が実行された後に、アドレスが分岐先である\$E017に変化しています。分岐命令はPCを変更するだけであり、これで分岐命令の実行は完了です。
分岐先命令フェッチの前で新設のHALTステート(\$40)に遷移し、次のサイクルでHALTACKがアサートされています。HALTステートに遷移したので、halt_save_stateは、HALTステートの前の値(\$09)を保持し、更新は止まります。
一方、HALTREQネゲート時の状態を観測すると、前稿でも見たように、内部ステートが回復され、分岐先である\$E017、\$E018の命令を順次フェッチしています。このように分岐先命令のフェッチが実行されており、命令の切れ目、具体的には分岐命令の実行後にHALTに入り、分岐先命令の実行前にHALTから出る動作を正しく実行しているようです。
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6809の改造 - HALT端子の追加 (2) |
前稿のコードを追加し、シミュレーションしたところ、HALTをアサートしてもHALTステートへの遷移ができないことが判りました。前稿のコードのように、外部信号により内部フラグを立て、内部フラグが立っていたらすぐにstateをHALTステートに遷移させたのですが、別の要因によりstateが上書きされてしまうようです。
そこで、同種と思われるNMIのコードのように、HALTステート遷移を「NMIの内部フラグを見てNMIステートに遷移する場所」に移動したところ、正しく動作しました。シミュレーション結果を見ると、HALTがかかっても直ちにstateを遷移するのではなく、継続したバスサイクルを終了した命令の切れ目でHALTがかかっていることがわかります。
つまり、前稿のようにすぐにstate遷移させても上書きされてしまい、NMIのように命令の切れ目で判定して遷移させるのが正しいということです。
HALTREQがアサートされてから、次のサイクルで内部フラグが立ちますが、数サイクル遅延した後にHALTステートに入っています。その後HALTACKが出力されます。
一方、HALTREQがネゲートされると、次のサイクルで内部フラグが落ち、次のサイクルでHALTACKが落ちると同時にHALTステートに入る前に保存されていたステートから再開します。こちらは遅延していません。
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6809の改造 - HALT端子の追加 |
さて、サブシステムの共有メモリを実装する際には、実機では図141.1のようにメインCPUがサブCPUをHALTさせてアクセスしています。前稿のように、共有メモリは128ByteとなっていてメインCPUとサブCPUの間に物理的な128Byteのメモリがあるように思えますが、実態はサブCPUの物理メモリ(MB8416, 2KB SRAM)の半分しか使用しておらず(\$D000~\$D3FFの1KB SRAMとして使用)、さらにそのうちのメインCPUから見える窓が128Byteであり、メインCPUが使用する際にはHALTをかけてサブCPUのバスを開放し、メインCPUがアクセスするという構造のようです。
物理メモリのMB8416がシングルポートで同時にアクセス不可であるため、HALTによりバスを開放させています。FPGA実装では、デュアルポートRAMが可能なので同時アクセス可なのですが、同時にアクセスすると、サブCPUがコマンドを読み出し中に、メインCPUが書き換えてしまうという論理的なデータ競合の問題が起こります。従って、メインCPUとサブCPUの論理的な同期化のために、HALT信号が必要です。
ところが、図138.2をみてもわかるように、本IPの信号はLSIの6809と異り、HALT端子がありません。従って、HALTREQ、HALTACK端子を実装します。
IPの6809のソースを追うと、FSMの最初に割込み受信のコードが存在します。その辺に以下のような疑似コードを挿入します。HALTREQ信号をhaltreq変数に入れているのは、HALTREQ信号を見るのは一か所にしたかったためです。逆に複数個所でHALTREQ信号を見ると、状態の不一致が起きる可能性があります。
もしHALTREQ信号がHならば、
haltreq変数をHにし、
現stateがSEQ_HALTで無い場合にのみ、stateを戻りステートとして保存し、
次のサイクルでSEQ_HALTに移行
そうでなければ
haltreq変数をLにする
SEQ_HALT:
もしhaltreq変数がHならば、
HALTACKをHにし、
次のサイクルでSEQ_HALTに移行
そうでなければ、
HALTACKをLにし、
次のサイクルで戻りステートに移行
これをVerilogで記述すれば、
となります。
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