Article #397

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BSVによるUARTの設計(7)

posted by sakurai on May 6, 2021 #397

UARTのインタフェース

UARTのポート定義は次の図のようになります。

図%%.1
図397.1 mkUartのport定義

  • データ: load_newdata (8bit, 入力)
  • Ready: RDY_load (1bit, 出力)
  • Enable: EN_load (1bit, 入力)

の3種があり、ReadyとEnableは自動生成されています。ここでReadyはモジュールの受信可能なタイミングを表し、一方EnableはテストベンチからのデータがValidであることを表します。

テストベンチでのモジュール呼び出しは次の図のようになります。

図%%.2
図397.2 mkTbのmkUart呼び出し

シミュレーション波形は次の図のようになります。

図%%.3
図397.3 インタフェースの波形

まずRDY_load(オレンジ)がアサートされて受信可能状態になっているとき、55H()というデータが準備できた際にEN_load()がアサートされます。すると次のサイクルで55H()がUART内部に受け付けられ、同時にRDY_load(オレンジ)がネゲートされ、EN_load()もネゲートされます。

テストベンチはすぐにRDY_load(オレンジ)のアサートを待っていますが通信時にはRDY_load(オレンジ)はネゲートされています。次にRDY_load(オレンジ)がアサートされた時点でEN_load()を出力し同時にデータAAH()を出力します。次のサイクルでデータAAH()が受けつけられます。

このようなハンドシェークが自動的に、つまり誤りなく生成されることもBSVの魅力です。


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