次はサウンドです。音を出すには可聴周波数帯域の適当な振幅のアナログ信号を出力します。そのために前述したPMOD-I2SというDACが必要になります。

このデータシートによればステレオの24ビットオーディオDACとのことで、ゲームサウンドには高級すぎますが、高いわけではないのでこれを使うことにします。インタフェースはI2Sというシリアルデータです。 マニュアルに掲載されているシリアルデータフォーマットを次の図に示します。

16bitをシリアルでインタフェースしますが、注意点は図のように一ビットズレていることです。

入力としては、waveファイルをデコードし、シリアルデータを出力するようなモジュールを作成します。以下に入力のwaveフォーマットを示します。

http://sky.geocities.jp/kmaedam/directx9/waveform.html

このwaveをデコードするFSMを設計します。

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必要な機材を以下に示します。

FPGAのPMODコネクタに接続するVGAインタフェース及びオーディオインタフェースはdigilent社から購入したものです。

https://store.digilentinc.com/pmod-vga-video-graphics-array/

https://store.digilentinc.com/pmod-i2s-stereo-audio-output/

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通常はデュアルポートメモリのA側はCPUを用いてプログラムから読み書きすることになります。言うまでもなくソフトウェアにより、複雑なシーケンスを制御しやすいためです。ところがFPGAはハードウェアといえどもプログラム可能なハードウェアであり、ましてHDLにより設計することから、フルハードウェアで描画マスタを構成することにトライしようと思います。

テーマは今年40周年を迎えた「スペースインベーダー」です。フルハードウェア(ソフトウェアを一切使用しない)でこれが動けば、たいていのものはハードウェアでできるのではないでしょうか。

Vivadoによりグラッフィックコントローラに描画マスタをハードウェアで構成したものを以下の図に示します。

これが動作しているところを、以下の図に示します。

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前回までで、VRAMの内容を定常的に表示するグラフィックディスプレイコントローラの設計が完了しました。割愛していますが、シミュレーションを駆使し、動作の確認を行っています。

このままでは描画マスタを設計していないため、静止画を表示することしかできませんが、Bitstream中に初期VRAMデータを埋め込むことが可能です。ブロック図でデュアルポートメモリをダブルクリックすると、以下の画面が現れ、"Other Options"の"Memory Initialization"にファイル名を入力します。

ここでは、dual port memoryの初期データファイルとして、スペースインベーダーの画像を取り込むことにします。データは以下のようなフォーマットで構成します。Vivadoにはデータがフォーマットに沿っているかの確認を行うコマンドがあり、validateを実行し、正しいデータかどうか確認した後にwrite bitstreamを行います。

以下にGDCを起動したところの図を示します。残念ながら、描画マスタを設計しておらず、表示マスタのみが動作しているため、画像は静止しています。

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さて、デュアルポートメモリのB側をGDCの読み出し側として、どのようなタイミング設計をするかといえば、FIFOのスループットのつり合いが制約条件となります。

FIFOからみてGDCへの読み出し側は、40MHzクロックで、一ラインは1056クロックでした。この期間で800個のデータを読み出すことになるため、釣り合うためには、同じ期間で800個のデータを書き込めば良いことになります。従って、

40.0 x 800 / 1056 = 19.3939[MHz]

のクロックでVRAMから読み出し、FIFOに書き込めば良いことになります。

デュアルポートメモリのB側のみのブロック図を以下に示します。ブルーは任意のクロック周波数のクロックドメイン、オレンジは上記19.3939MHzのクロックドメイン、グリーンはドットクロックである40.0MHzのクロックドメインとなります。

これをVivadoブロックエディタにより作成したものを以下の図に示します。

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SVGAのタイミング表を以下に示します。

まず、ピクセルクロック(ドットクロックとも呼ばれる)はこの表より40.0MHzとします。これがタイミングの最小単位で、水平ラインの800dotはこのクロックが800クロック分となります。さらに水平期間はこれだけではなく、表示期間以外に3つの期間があり、それぞれフロントポーチ(FP)、同期パルス(SP)、バックポーチ(BP)に分かれます。

水平タイミングを例にとれば、それぞれHFP, HSP, HBPとなります。トータルでは表示期間であるHDPをすべて加えて、HFP+HSP+HBP+HDP=40+128+88+800=1056が水平期間(26.4us)となり、これをラインと呼びます。

垂直タイミングはこのラインがひとつの単位となります。表示期間はVDP=600、その他非表示期間はVFP=1、VSP=4、VBP=23となり、トータルでは628ラインとなります。ラインが集まり一つのフレームを構成します。

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高機能なFPGAボードを使って、Lチカではあまりにつまらないため、次にグラフィックディスプレイコントローラの設計を行います。

グラフィックディスプレイの解像度は様々なものがあり、タイミング設計の際に参考になるサイトをご紹介します。
http://tinyvga.com/vga-timing

今回はSVGAのグラフィックディスプレイの設計を行います。
http://tinyvga.com/vga-timing/800x600@60Hz

基本的には、横800dotかける縦600dotかける色深度、例えば8色であれば3bitの情報を記憶するメモリが中心となります。これを通常VRAM (Video RAM)と呼びます。

少々問題になるのは、VRAMは2つのバスマスタによりアクセスされることです。第1にグラフィックディスプレイコントローラ(GDC)、第2に描画マスタであるCPU。ただし、描画マスタはCPUとは限らず、ハードウェアでも構いません。問題は、両者が同時に同じ領域にアクセスすると、VRAMのポートがひとつしかない場合には待たされることになります。GDCはディスプレイのタイミングに合わせて画像を読み出す必要があるため、待たすことができません。従ってCPUを待たすことになります。

一方、VRAMのポートを増やして2つにすれば、この問題は解決することができます。これをデュアルポートメモリと呼びます。以下の図は非同期のデュアルポートメモリを用いたディスプレイ表示装置の例で、ブルーのクロックドメインとグリーンのクロックドメインの周波数は特に関係がありません。グリーンは前記のようにSVGAのタイミングで動作します。

シングルポートメモリを2つ並列に実装し、書き込みは同じデータを両方のメモリに書くことでデュアルポートメモリと見せることができます。これは2つのマスタのうち、GDCは読み出しのみを行い、書き込みを行わないことから可能です。

デュアルポートメモリからの読み出しが安定して継続できるようにラインバッファを持つことを考えます。 これはFIFOにより実装します。具体的には2ラインのラインバッファを持ち、1ライン詰めたところで、書き込みと読み出しのスループットが同じになるように釣り合わせれば、FIFOオーバランもアンダーランも起きないと考えられます。

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Vivadoの操作

1. 制約ファイル設定
   デザインの準備ができたので合成制約をかけます。制約の内容はLED端子に対するパッケージ端子の位置の決定と、LED端子のドライブ強度です。以下に制約ファイルの内容を示します。

set_property IOSTANDARD LVCMOS18 [get_ports [list {LED[*]}]]
set_property PACKAGE_PIN R7 [get_ports [list {LED[0]}]]
set_property PACKAGE_PIN T5 [get_ports [list {LED[1]}]]
set_property PACKAGE_PIN T7 [get_ports [list {LED[2]}]]
set_property PACKAGE_PIN T4 [get_ports [list {LED[3]}]]
set_property PACKAGE_PIN T3 [get_ports [list {LED[4]}]]
set_property PACKAGE_PIN U2 [get_ports [list {LED[5]}]]
set_property PACKAGE_PIN U6 [get_ports [list {LED[6]}]]
set_property PACKAGE_PIN U5 [get_ports [list {LED[7]}]]

Add Sourcesをクリックして下図のメニューを表示させ、Add or create contraintsのラジオボタンを選択。

以下のように、blinkフォルダの下に用意してあったxdcファイルを選択し、OKをクリック。 Add or Create Constraints画面がでるため、Finishをクリック。

1. RTLアナリシス
   合成、配置配線をかける前に、RTLが正しく読めているかどうかを回路図的に確認します。Flow NavigatorからRTL ANALYSISを選択し、Schematicをクリック。階層化されているブロックを適宜展開し、解析を行うと以下の図のようになります。
2. RTL合成
   Run Synthesisをクリックし、論理合成を実施します。
3. 実装
   Run Implementationをクリックし、配置配線を実施します。
4. ビットストリームの作成
   Generate Bitstreamをクリックし、コンフィグファイルの作成を実施します。
5. FPGAのコンフィギュレーション
   Open Targetをクリックし、Auto Connectを行います。以下の図のメニューが出てビットストリームファイルの選択となるため、そのままProgramを行います。 FPGAのプログラムを行うことにより回路が自動的に起動します。以下の動画はLチカが動作しているところです。

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Vivadoの操作

1. シミュレーション シミュレーションにより、動作が正しく行われるかを確認します。左のFlow NavigatorからSIMULATIONの下のRun Simulationをクリックし、Run Behavioral Simulationを実行します。

しばらく待つと以下のようにシミュレーションが動作するが、リセットがうまく入っていないため、カウンタ値が不定となっています。PSからのリセットはソフトで指示しないとかからないのかもしれません。従って、シミュレーションで動作するようにワークアラウンドを行います。

まず、ソースを以下のように開きます。 design_1の階層でGoto Sourceをクリック。 25行目の、blinkモジュールのXRST端子をPSからのリセットを削除し、~glbl.GSRをつなぎます。glblモジュールのGSRは100nsのみtrueとなる信号であるため、反転してXRST端子に入力します。 以下の図のようにリセットが正常に入り、回路が動作しました。 このままクロックを入れ続けても動作しますが、シミュレーション時間が非常にかかるため、短縮を行います。25bitカウンタを単純にカウントするのではなく、MAX値に近い値をロードした後にカウントを進めます。具体的にはTEST信号をtrueにし25bitカウンタにMAX値に近い値(例えば0x1ffff8)をロードします。この前提としてRTLの25bitカウンタを、TEST信号のtrueにより任意の値をロードできるように修正する必要があります。テスト回路を用いない方法としては、カウント値に強引に上記値をforceするやり方もあります。テスト回路は本番では不要であるため、こちらのほうが良いかもしれません。

tclウインドウから入力するコマンドを示します。

add_force {/design_1_wrapper/design_1_i/blink_0/inst/count25/LD} -radix hex {1fffff8 0ns}
add_force {/design_1_wrapper/design_1_i/blink_0/inst/count25/TEST} -radix hex {1 0ns}
run 10 ns
add_force {/design_1_wrapper/design_1_i/blink_0/inst/count25/TEST} -radix hex {0 0ns}
run 200ns

このように動作したので、14進カウンタがすべてカウントするまでこのコマンドを入力します。 正しく14進カウンタが動作し、かつLEDパターンが要件に従ったふるまいのとおりデコードされているのがわかります。

テスト回路自体は本来のパス(機能安全用語では主要機能)ではありませんが、このような長いカウンタのテスト容易化設計として常識の回路です。

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Vivadoの操作

1. 最上位HDLラッパーの作成
   blinkモジュールが最上位となっているため、Zynqとblinkの両方を含む最上位モジュールを作成します。 PROJECT MANAGERをクリック。design_1で右クリックし、メニューを表示させる。ここからCreate HDL Wrapperをクリック。 以下のようなメニューが出るため、OKをクリック。 design_1_wrapperという階層が作成されました。 ラッパーを作成しただけではまだblinkが最上位となっているため、右クリックしメニューを表示します。 この中からSet as Topをクリック。 正しくdesign_1_wrapperの下にZynqとblinkのモジュールが配置されました。

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